時鐘脈沖信號

按一定的電壓幅度，一定的時間間隔連續發出的脈沖信號叫做時鐘脈沖信號。用于給處理器和其他硬件提供時鐘度量。

時鐘脈沖頻率

在單位時間內產生的時鐘脈沖的個數叫做時間脈沖頻率

時鐘源分類

1.晶振：又稱晶體振蕩器，通過石英晶體切割、加電極、通電后會產生固定的機械震蕩。優點是結構簡單、噪聲低，缺點是生產成本高。

2.PLL：鎖相環，通過外部晶振和鎖相環電路來提高晶振的頻率。

時鐘體系

1.晶振頻率是多少？

2.有多少個PLL？

3.PLL產生出了哪些時鐘？（ARM核使用的是哪個時鐘）

4.產生出來的時鐘用來做什么？

5.在datasheet中的CLOCK & POWER MANAGEMENT中可以相關描述

2440時鐘體系

1.晶振頻率是12MHz

2.MPLL,UPLL

3.MPLL產生出來FCLK、HCLK、PCLK；UPLL產生出來UCLK

6410時鐘體系

1.晶振是12MHz

2.APLL,MPLL,EPLL

3.APLL產生出來ARMCLK；MPLL產生出來HCLK、PCLK；EPLL產生出來SCLK

210時鐘體系

1.晶振是24MHz

2.APLL,MPLL,EPLL,VPLL

思維導圖設計

1.上電之后ARM核按照晶振頻率在工作

2.當PLL配置完成是會進入Lock Time，處理器停止工作，然后以新的頻率開始工作。

3.時鐘初始化軟件需要完成的工作：

3.1.配置Lock Time；

3.2.設置分頻系數（用于FCLK來配置HCLK和PCLK）；

3.3.如果HDIVN不等于0，需要設置CPU從快速模式到異步模式。FCLK是核的頻率，HCLK是總線的頻率，當核的頻率和總線的頻率不相等的時候需要設置CPU到異步工作模式。

3.4.配置FCLK

代碼編寫

1.找到設置lock time的寄存器LOCKTIME(0x4C000000)，一般使用默認值，所以不需要去設置

2.設置PLL需要去設置MPLLCON(0x4C000004)中的MDIV=127 PDIV=2 SDIV=1

3.設置分頻系數一定要在datasheet中對應的表里面。可以參考uboot中的分頻系數來設置FCLK:HCLK:PCLK=1:4:8 HDIVN=2 PDIVN=1。在CLKDIVN(0x4C000014)寄存器中是用來設置HDIVN和PDIVN的

4.設置異步工作模式需要在ARM核手冊中找到CP15的R1寄存器的iA和nF位，并設置為1

時鐘設置總結（可以參考芯片手冊和uboot代碼）

1.設置PLL系數

2.設置選擇器

3.設置分頻系數

4.設置異步模式