隨著芯片制程節(jié)點(diǎn)逐漸逼近1nm，經(jīng)典的摩爾定律也開始逐步放緩。此時(shí)，如果想要進(jìn)一步提升芯片性能和密度，光靠提升工藝節(jié)點(diǎn)已不再現(xiàn)實(shí)。因此，以先進(jìn)封裝技術(shù)為基礎(chǔ)的Chiplet技術(shù)，成為進(jìn)一步提升芯片計(jì)算密度和性能需求的解決方案。在戈登·摩爾書寫摩爾定律時(shí)，也曾預(yù)言過(guò)“小芯片”會(huì)成為徹底改變半導(dǎo)體的一項(xiàng)技術(shù)。

在生成式AI爆火的如今，算力已經(jīng)很難追趕AI的需求量，這種情況下，Chiplet就更為關(guān)鍵了。尤其在最近，UCIe（Universal chiplet interconnect express）正式發(fā)布2.0規(guī)范。

對(duì)國(guó)內(nèi)公司來(lái)說(shuō)，Chiplet是一個(gè)新機(jī)遇。在12月11～12日舉辦的上海集成電路2024年度產(chǎn)業(yè)發(fā)展論壇暨第三十屆集成電路設(shè)計(jì)業(yè)展覽會(huì)（ICCAD-Expo 2024）媒體采訪環(huán)節(jié)，奎芯科技聯(lián)合創(chuàng)始人兼副總裁唐睿就Chiplet和UCIe當(dāng)前行業(yè)發(fā)展現(xiàn)狀進(jìn)行了解析，并介紹了奎芯科技的接口IP和Chiplet的產(chǎn)品和優(yōu)勢(shì)。

UCIe發(fā)展到什么階段了

在ICCAD 2024的IP與IC設(shè)計(jì)服務(wù)論壇上，唐睿在題為“IP與Chiplet 驅(qū)動(dòng)AI時(shí)代的算力革命”的演講中表示，當(dāng)前AI計(jì)算模型的規(guī)模已攀升至萬(wàn)億參數(shù)級(jí)別，如Google的Gemini Pro（1.5萬(wàn)億參數(shù)）、GPT-4（1萬(wàn)億參數(shù)）和Claude 3 Opus（2萬(wàn)億參數(shù)）。然而，當(dāng)前AI計(jì)算芯片正在面臨“內(nèi)存容量、互聯(lián)帶寬和算力性能” 三大核心瓶頸。基于UCIe標(biāo)準(zhǔn)的Chiplet技術(shù)正在成為破解難題的關(guān)鍵。

他指出，通過(guò)UCIe技術(shù)，Die與Die之間可以實(shí)現(xiàn)高效互聯(lián)，同時(shí)實(shí)現(xiàn)HBM顆粒與主芯片的解耦、LPDDR帶寬擴(kuò)展以及Serdes模塊或者Optical Chiplet模塊的無(wú)縫對(duì)接。這一技術(shù)為系統(tǒng)設(shè)計(jì)提供了前所未有的靈活性和擴(kuò)展性，助力AI芯片在多變的應(yīng)用場(chǎng)景中實(shí)現(xiàn)性能提升。

在媒體采訪環(huán)節(jié)，談及Chiplet和UCIe發(fā)展，唐睿表示，當(dāng)初2022年左右UCIe標(biāo)準(zhǔn)剛出來(lái)時(shí)，他和幾個(gè)業(yè)界朋友一致認(rèn)為這是近幾年最重要的標(biāo)準(zhǔn)。但從推出兩三年的實(shí)際情況來(lái)看，暫時(shí)沒(méi)有達(dá)到預(yù)期。因?yàn)椴煌镜腎P間依然很難做到互聯(lián)互通，這既是機(jī)會(huì)也是挑戰(zhàn)。從產(chǎn)業(yè)角度來(lái)看，這不利于開放生態(tài)，但如果是已經(jīng)購(gòu)買UCIe IP的公司，有利于形成自己的閉環(huán)生態(tài)。

所以說(shuō)，UCIe在演進(jìn)過(guò)程中，未來(lái)一定需要在自己設(shè)計(jì)IP的同時(shí)，又能夠兼顧各種不同層級(jí)之間的互聯(lián)互通。

在最新的UCIe 2.0標(biāo)準(zhǔn)中，一大亮點(diǎn)就是支持3D封裝，顯著提升帶寬密度和功率效率。對(duì)此，唐睿表示，從2.5D到3D甚至是3.5D封裝發(fā)展是大勢(shì)所趨，目前即便是2.5D封裝技術(shù)中國(guó)的各方面技術(shù)實(shí)力依然略顯不足，所以現(xiàn)在整個(gè)業(yè)界包括奎芯科技，IP主要還是圍繞2D和2.5D封裝實(shí)現(xiàn)。

靈活完備的UCIe IP方案

近年來(lái)，奎芯科技不斷拓展高速接口類IP產(chǎn)品，涵蓋UCIe、LPDDR、HBM和PCIe等，形成了靈活的Chiplet產(chǎn)品方案。目前，奎芯科技比較強(qiáng)調(diào)兩個(gè)產(chǎn)品：

首先，M2LINK作為奎芯科技科技的最新技術(shù)成果，包含三種Chiplet方案：C2IO，與串型總線接口相聯(lián)；C2M，與內(nèi)存總線相連；以及C2C，實(shí)現(xiàn)計(jì)算Die之間的互聯(lián)。該方案具有三點(diǎn)優(yōu)勢(shì)：一是降低了主芯片的成本，通過(guò)節(jié)省HBM PHY IP的面積，使得SoC設(shè)計(jì)更加靈活，從而有效降低了制造成本；二是降低了封裝成本，無(wú)需整體使用昂貴的Si Interposer封裝；三是有效提升內(nèi)存容量與帶寬，計(jì)算Die通過(guò)2D標(biāo)準(zhǔn)封裝，連接更多的HBM顆粒，從而滿足AI大模型對(duì)內(nèi)存的需求。

其次，今年奎芯科技的ML100 IO Die完成了兩個(gè)商業(yè)閉環(huán)的落地，這個(gè)產(chǎn)品目前主要解決從UCIe到HBM的連接，憑借HBM3內(nèi)存子系統(tǒng)的高速接口，最大帶寬819.2GB/s，支持6400 Mbps的傳輸速率，遵循標(biāo)準(zhǔn)HBM3 JESD238協(xié)議，滿足了人工智能應(yīng)用對(duì)高帶寬和低功耗的嚴(yán)格需求，并為AI技術(shù)的未來(lái)升級(jí)打下堅(jiān)實(shí)基礎(chǔ)。

從產(chǎn)品角度來(lái)看，奎芯科技的產(chǎn)品具備一定先發(fā)優(yōu)勢(shì)。唐睿在采訪中表示，奎芯科技UCIe在6nm和12nm等多個(gè)制程節(jié)點(diǎn)上已完成了16Gbps及32Gbps兩個(gè)速度的標(biāo)準(zhǔn)IP，同時(shí)這個(gè)速率在標(biāo)準(zhǔn)封裝上實(shí)現(xiàn)，這要比在先進(jìn)封裝上實(shí)現(xiàn)難得多，因?yàn)樾诺涝跇?biāo)準(zhǔn)封裝上更差。

談及奎芯科技在Chiplet和UCIe產(chǎn)品上的優(yōu)勢(shì)時(shí)，唐睿表示，一方面，奎芯科技的UCIe IP能夠?yàn)榭蛻籼峁┖艽蟮撵`活性，比如一些 Chiplet IO die客戶不光用了UCIe IP實(shí)現(xiàn)自己同質(zhì)芯片的互連，也利用奎芯科技的IO die做了一些接口轉(zhuǎn)換；另一方面，奎芯科技的UCIe IP具備一定完整性，比如擁有配套的Chiplet。

在國(guó)產(chǎn)替代變局中帶來(lái)價(jià)值

在撲朔迷離的地緣政治下，國(guó)產(chǎn)替代成了最近幾年的熱門話題。對(duì)此，唐睿有著自己的理解，他表示，從工程師和架構(gòu)師角度來(lái)看，為了對(duì)產(chǎn)品負(fù)責(zé)，第一選擇一定是最成熟、最熟悉的EDA或者IP，而不只是去選擇國(guó)產(chǎn)EDA或IP產(chǎn)品。所以，對(duì)于國(guó)內(nèi)廠商來(lái)說(shuō)，一定要找到自己產(chǎn)品的定位。國(guó)產(chǎn)替代并非簡(jiǎn)單的替換，二是要在變局中帶來(lái)價(jià)值。

從奎芯科技的角度來(lái)看，Chiplet就是變局之一。目前，國(guó)外公司也沒(méi)有走得很靠前，同時(shí)主要圍繞5nm～3nm區(qū)間進(jìn)行創(chuàng)新。而國(guó)內(nèi)因?yàn)橹瞥淌芟蓿钥赡芤烟旎ò鍓旱鸵恍?2nm～7nm區(qū)間就要用Chiplet實(shí)現(xiàn)，所以這種情況下，不論是功能疊加，還是異構(gòu)集成，國(guó)內(nèi)需要走一些其他創(chuàng)新的路，這樣才會(huì)讓用戶優(yōu)先考慮國(guó)內(nèi)的方案。

從技術(shù)支持的角度來(lái)看，不論是國(guó)內(nèi)的上游公司，還是奎芯科技，支持力度都比海外巨頭好得多。比如說(shuō)，奎芯科技的AE基本上都是當(dāng)天問(wèn)題當(dāng)天解決。

“目前，奎芯科技在三個(gè)交叉賽道上都屬于早期階段，一是AI對(duì)芯片的要求，二是Chiplet的發(fā)展，三是芯片的國(guó)產(chǎn)化，所以我們會(huì)繼續(xù)打磨好自己的產(chǎn)品，未來(lái)可期。”唐睿在采訪的最后如是說(shuō)。