圖1和圖2中的RF發射器采用AD9142A TxDAC、集成ADRF6720 鎖相環(PLL)/壓控振蕩器(VCO)的寬帶I/Q調制器以及 ADL5320 ? W驅動器放大器。

DAC至調制器接口電路中的信號偏置和調整分別由四個以地為基準的電阻（RBI+、RBI?、RBQ+、RBQ?）和兩個分流電阻（RLI、RLQ）控制。ADL5320驅動器放大器的輸入和輸出匹配由輸入和輸出端的分流電容實現。所需的匹配元件和位置參見ADL5320數據手冊。

圖1. 集成DAC和驅動器放大器的I/Q調制器簡化電路圖（未顯示所有連接和去耦）


圖2. 修改AD9142A評估板和ADRF6720評估板以便實現該電路

AD9142A滿量程輸出電流標稱值和默認值均為20 mA。采用四個以地為基準的50 Ω電阻時(RBI+ = RBI? = RBQ+ = RBQ?)，該電流產生500 mV直流偏置電平，并在每個DAC輸出對上產生2 V p-p差分滿量程輸出電壓擺幅。 2 V p-p電壓擺幅可通過RL分流電阻(RL = RLI = RLQ)進行調節，該電阻與ADRF6720調制器的500 Ω I/Q輸入阻抗并聯。 500 mV直流偏置電平不受此調節的影響。 例如，若負載有效值為100 Ω差分，則每個單端輸出將在250 mV至750 mV范圍內擺動，但依然可以保持500 mV平均值 。

圖3顯示了所產生的p-p差分擺幅與RL限擺電阻和500 Ω并聯差分輸入阻抗的函數關系。


圖3. 使用50 ?偏置設置電阻時，有效交流限幅電阻與峰峰值電壓擺幅之間的關系

I/Q濾波
DAC與調制器之間有必要放置一個抗混疊濾波器，以濾除奈奎斯特鏡像、共模噪聲和寬帶DAC噪聲。 應將該濾波器放置在直流偏置設置電阻與交流限幅電阻之間，

直流偏置設置電阻設置濾波器源阻抗，交流限擺電阻與ADRF6720 500 Ω輸入阻抗的并聯組合設置濾波器負載阻抗。


圖4. 推薦的DAC調制器接口拓撲（fC = 300 MHz，五階巴特沃茲濾波器）

System Level Simulation
圖5顯示了2140 MHz條件下I/Q調制器與驅動器放大器的仿真級聯性能。AD9142A、ADRF6720和ADL5320的動態范圍和增益匹配良好。 圖5顯示了39.4 dBm復合輸出三階交調截點(OIP3)以及?76 dBc左右的鄰道泄露比(ACLR)性能。此仿真利用 ADIsimRF Design Tool來完成。

ADRF6720的線性度可通過MOD_RSEL（寄存器0x31，位[12:6]）和MOD_CSEL（寄存器0x31，位[5:0]）設置進行優化。 這些設置控制基帶輸入級的反相失真量，可校正失真。

圖6到圖11顯示調節ADRF6720的MOD_RSEL寄存器和MOD_CSEL寄存器后，測得的輸出二階交調截點(OIP2)和OIP3曲線（在零中頻、100 MHz和200 MHz復數中頻優化）。

圖6、圖7和圖8顯示MOD_RSEL軸上每32步的優化OIP3性能；OIP3性能在零中頻處與MOD_CSEL沒有明顯的函數關系。 但是，在較高中頻頻率下，MOD_CSEL的靈敏度更高。

通過優化MOD_RSEL和MOD_CSEL，OIP3在零中頻約為42 dBm，在100 MHz中頻約為45 dBm，在200 MHz中頻約為48 dBm。

RSEL和CSEL調節不會對OIP2性能產生大幅影響；但是，在高中頻頻率處會有一些性能下降。


圖5. ADIsimRF設計工具屏幕截圖，顯示AD9142A、ADRF6720和ADL5320的級聯性能


圖6. OIP3與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，零中頻，ADL5320輸出功率為11 dBm）


圖7. OIP3與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，100 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm）


圖8. OIP3與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，200 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm）


圖9. OIP2與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，零中頻，ADL5320輸出功率為11 dBm）


圖10. OIP2與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，100 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm）


圖11. OIP2與MOD_CSEL和MOD_RSEL的關系（fRF = 2140 MHz，200 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm）

選擇輸出功率水平
雖然該電路的輸出功率電平可高達12 dBm，但在此電平下工作是不實際的，尤其是調制載波具有較高的峰均比時尤為如此。 為了獲得可以接受的失真水平，需要進行大幅倒退。 鄰道功率比(ACPR)已成為評估系統級失真的主流指標。

圖12和圖13顯示ADL5320輸出端測得的ACPR與輸出功率的關系；它們分別為采用單載波WCDMA（測試模型1-64）和LTE（測試模型1_1 64QAM）時的三個中頻情況。 系統在?2 dBm至+6 dBm輸出功率范圍內可實現約?75 dB至?80 dB的ACPR。 在采用LTE信號的情況下，ACPR定義為載波（帶寬為4.515 MHz）中的功率與鄰道（通道間隔為5 MHz）中的功率之比，同樣也是在4.515 MHz帶寬條件下測量。


圖12. ADL5320放大器輸出端ACLR與輸出功率的關系（零中頻，在2140 MHz優化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64）


圖13. ADL5320放大器輸出端ACLR與輸出功率的關系（優化ADRF6720上的RSEL和CSEL OIP3，1C LTE TM1_1 64QAM）

OIP2和OIP3可通過調節上文中提到的MOD_RSEL和MOD_CSEL而得到改進；相應的，ACPR的改進見圖13和圖14。 在較高的輸出功率電平下，這種改進更為明顯。


圖14. ADL5320放大器輸出端ACLR與輸出功率的關系（零中頻，在2140 MHz優化與未優化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64）


圖15. ADL5320放大器輸出端ACLR與輸出功率的關系（零中頻，在2140 MHz優化與未優化ADRF6720上的RSEL和CSEL，1C LTE TM1_1 64QAM）

單個WCDMA和LTE在2140 MHz的頻譜曲線分別如圖16和圖17所示。


圖16. ADL5320放大器輸出端的鄰道功率性能（零中頻，在2140 MHz優化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64）


圖17. ADL5320放大器輸出端的鄰道功率性能（零中頻，在2140 MHz優化ADRF6720上的RSEL和CSEL，1C LTE TM1_1 64QAM）

PCB布局建議
應特別注意DAC/調制器/放大器接口的布局布線。 PCB布局布線建議如下：

使所有I/Q差分走線長度保持良好的匹配。
濾波器端接電阻盡可能靠近調制器輸入端放置。
DAC輸出50 Ω電阻盡可能靠近DAC放置。
加寬經過濾波器網絡的走線以降低信號損耗。
在所有DAC輸出走線、濾波器網絡、調制器輸出走線、LO輸入走線、放大器輸入走線和放大器輸出走線周圍設置過孔。
將LO和調制器輸出走線布設在不同的層上或彼此成90°角，防止耦合。