科因巴托爾的PSG技術學院的工程學生們最近提出了高能效DSP和其它處理器的設計提案，這些提案包括了一種新的加法器設計，可以通過邏輯分解應用于乘法器電路上。 

    在最近這里舉行的超大規模集成電路學會上的一篇論文中，SundeepkumarAgarwal,V.K.Pavankumar和R.Yokesh描述了一種全加器結構，這種全加器基于補碼傳遞晶體管邏輯（CPL），它主要包括NMOS晶體管和上拉PMOS晶體管，用以獲得更好的輸出電壓，他們表示這種結構比已有的加法器更快，同時能效更高。

    “基于NMOS晶體管應用的正反饋效應，這種電路結構本身就具有很快的速度，同時這種特性還可以用來縮小晶體管的寬度，因此可以在保持速度的同時減少能量消耗?！闭撐闹羞€寫到：“提案中的加法器的結構在‘和’以及‘進位’信號之間取得平衡，因此可以減少樹狀結構電路中的同時到達的信號之間不必要的干擾脈沖。

      這項設計中比通常的設計使用了更多的晶體管，因為它需要7個反向器用于產生補碼信號?！氨M管如此，當加法器在乘法器上應用時，輸入的補碼信號可以通過前一級的輸出產生，這樣可以減少晶體管數量，”作者進一步補充：“同時，由于使用了上拉晶體管，即使不使用反向器，加法器的驅動性能也相當優秀。”

     “因此，輸出反向器可用于設計的其他方面。例如，在4位行波進位加法器中，第2級和第4級的加法器不需要用輸出反向器進行進位產生，因此，加法器鏈上的反向器延遲每兩級全加器抵消一次，因此可以減少4個晶體管，類似的，在乘法器這樣的復雜設計中，用于產生“和”以及“進位”的輸出反向器可以用于其它方面，因此可以改善電路的速度和減小面積。

    乘法器設計

     為了改善DSP的核心部件乘法器的性能，論文的作者們還提案了另一項利用邏輯分解的技術，利用減少內部節點的偽晶體管的數量加快速度削減能耗。

      在他們的提案中，數字乘法器可以通過邏輯分解實現，乘法的過程可以分解為小的單元（更小的乘法器），同時這些小的單元的輸出在組合成為最后的結果，這種并行運算的結構比傳統的樹狀乘法器更有優勢。

      以一個8x8的乘法器為例，當進行邏輯分解時，研究人員在第一級使用4個4x4乘法器然后組合所有的部分積，這些4x4乘法器的輸出組合成為最后的結果。實驗中使用了現行的樹狀結構乘法器，也就是大家熟知的Wallace快速乘法器。

      分解邏輯需要額外的電路結構用于進行4x4乘法器輸出相加，但是其并行處理的結構可以獲得極大的速度改善，由于最后的加法器電路的輸入都是并行同時到達，因此減少了尖脈沖的干擾，因此也就降低了能量損失。

      研究人員還表示這種邏輯分解可以進一步進行，例如4x4的乘法器可以進一步分解為兩個2x4的乘法器或者4個2x2的乘法器，不過這樣帶來的額外電路的代價會超過從數據并行處理中的收益。

      基于這項提案的仿真在TSpice平臺上通過，使用臺積電180納米技術。